Downloadliste

Projektbeschreibung

Signs is a development environment for hardware designs in various hardware description languages. The tackled tasks are compilation, synthesis, simulation, and testing of designs. Due to the integration of these main areas, it provides the ability to debug designs in an all-embracing manner by switching between source code, netlist, and simulation. Supported languages include VHDL and the ISCAS benchmark format. Signs comes in two flavors: a command-line only version useful for processing and analyzing large netlists and as an Eclipse plugin for hardware design and simulation.

Systemanforderungen

Die Systemvoraussetzungen sind nicht definiert
Information regarding Project Releases and Project Resources. Note that the information here is a quote from Freecode.com page, and the downloads themselves may not be hosted on OSDN.

2007-01-10 17:26
0.6.3

Während die Freisetzung Schwerpunkt liegt eindeutig auf Bugfixes, gibt es auch einige Verbesserungen Funktion, zum Beispiel eine verstärkte Prüfstand zu unterstützen und eine verbesserte Netzliste und Simulator gesehen. Der VHDL-Compiler hat die Unterstützung für Unterprogramme jetzt und Ausarbeitung der großen Entwürfe ist viel schneller, weil der verbesserten Rahmen Handhabung. Intern war die Zwischendarstellung Schicht gereinigt, so Zwischenprodukt bilden eine richtige Baum jetzt.
Tags: Major bugfixes
While the release focus is clearly on bugfixes,
there are also some feature improvements, such as
enhanced test bench support and improved netlist
and simulator views. The VHDL compiler has support
for subprograms now and elaboration of big designs
is much faster because of improved context
handling. Internally, the intermediate
representation layer was cleaned up, so
intermediate objects form a proper tree now.

2006-06-23 19:36
0.6.2

Neben vielen Bugfixes bietet diese Version eine verbesserte Eclipse Plugin, das beinhaltet ein neues Zeichen Konsole autobuilder Verbesserungen und Gliederungsansicht Navigation. Der VHDL-Compiler unterstützt das Attribut Ausarbeitung und VHDL87 Stildatei Erklärungen, Berichte und genaue Quelle Standorte für Netzliste Anmerkungen und Fehlermeldungen. Neue Funktionen in diesem Release sind unter anderem eine experimentelle Berkeley SIS-Schnittstelle, BLIF Netzlistenausgabe, Natter und Komparator-Generation, und eine bessere Unterstützung für Prüfstände.
Tags: Minor feature enhancements
Besides many bugfixes, this release features an improved Eclipse plugin that includes a new Signs console, autobuilder improvements, and outline view navigation. The VHDL compiler has support for attribute elaboration and VHDL87 style file declarations, and reports precise source locations for netlist annotations and error messages. New features in this release include an experimental Berkeley SIS interface, BLIF netlist output, adder and comparator generation, and better support for test benches.

2006-05-06 01:44
0.6.1

NAND / NOR-Baum-Generierung für ISCAS Netzlisten festgesetzt worden ist, (begrenzte) Unterstützung für ausgewählte Signalzuweisung Ausarbeitung wurde hinzugefügt, CLA (adder) Generation wurde behoben, der Netzliste Viewer verfügt über zusätzliche Schaltflächen, dump und Netzliste Bearbeitungsfunktionen aus dem Zugriff Eclipse-Plugin, Maus Signal Auswahl wurde behoben, und die Ant-Build-Skript nicht mehr fehlt der Source-Distribution.
Tags: Major bugfixes
NAND/NOR tree generation for ISCAS netlists has been fixed, (limited) support for selected signal assignment elaboration has been added, CLA (adder) generation has been fixed, the netlist viewer has additional toolbar buttons to access dump and netlist processing functions from the Eclipse plugin, mouse signal selection has been fixed, and the Ant build script is no longer missing from the source distribution.

2006-04-28 08:31
0.6.0

Dieses Release enthält eine neue JavaCC VHDL-Parser, der eine viel größere VHDL Teilmenge als bisher unterstützt. Die GUI wurde entfernt und stattdessen ein Zeichen Eclipse-Plugin ist für die Einreise und den Explorations-Design angeboten. Darüber hinaus können Zeichen auskippen (und schnell lesen zurück) Zwischen Bibliothek Dateien und Netzlisten. Für Computer-Aided Test wurden die ATPG und Faultsim Module erheblich verbessert.
Tags: Major feature enhancements
This release includes a new JavaCC based VHDL
parser that supports a much bigger VHDL subset
than before. The GUI has been removed and instead
a Signs Eclipse plugin is offered for design entry
and exploration. Furthermore, Signs can dump out
(and quickly read back in) intermediate library
files and netlists. For computer-aided testing,
the ATPG and Faultsim modules have been vastly
improved.

2005-12-10 07:07
0.5.7

Diese Pressemitteilung vorgestellten viele ATPG / Faultsim Bugfixes und einer deutlich verbesserten Netzliste Betrachter, die Busse "ordnungsgemäß behandelt. Performance der Umgang mit großen Netzlisten wurde verbessert.
Tags: Major bugfixes
This release featured lots of ATPG/Faultsim bugfixes and a much improved netlist viewer, which handles busses correctly. Performance of the handling of large netlists was improved.

Project Resources